Stage Ingénieur Vérification
Stage ingénieur vérification. En 2020, les premiers transistors 5nm ont vu le jour, une véritable prouesse technologique qui a tout de même ses risques et ses incertitudes.
Le nombre de transistors étant toujours plus élevé et les perturbations possibles pouvant intervenir au niveau le plus infime, il est indispensable de vérifier le bon comportement des circuits développés.
Marie a réalisé son stage de fin d’études chez ELSYS Design au cours duquel elle a participé à la création d’un environnement de vérification UVM pour un protocole de communication bas niveau. Elle nous raconte.
Le contexte
L’étape de la vérification lors de la conception d’un circuit électronique peut représenter jusqu’à 80 % du temps de développement.
L’UVM (Universal Verification Methodoly) est une méthode de vérification standardisée qui a vu le jour à la fin des années 2000 en réponse à cette problématique. Elle permet aux ingénieurs de créer des environnements de vérification réutilisables, pour différents circuits et à différents niveaux de design.
Il existe actuellement deux manières d’obtenir un environnement de vérification UVM : l’acheter à une entreprise tierce, ou le créer soi-même.
L’un de nos clients fonctionne en partie avec des environnements de vérification achetés à une entreprise tierce. Cependant, ces solutions marchés, très génériques et encryptées, sont plutôt difficiles d’utilisation.
L’objectif du projet était donc de recréer un environnement de vérification UVM pour un protocole de communication bas niveau, afin d’améliorer la vérification des circuits du client.
Descriptif du stage ingénieur vérification
Le stage a donc été découpé en 3 parties principales.
Bien évidemment, la première partie consistait à concevoir l’environnement, en y implémentant toutes les fonctionnalités du protocole de communication bas niveau nécessaires au client. Techniquement, ce fut la partie la plus intéressante, puisque j’ai pu apprendre énormément sur la méthode UVM, et plus globalement sur le SystemVerilog.
Ensuite, l’environnement a été mis en parallèle de la solution marché, à la fois pour comparer leur fonctionnement, mais aussi leurs performances. Cette étape a été une première mise en situation réelle de l’environnement développé.
Les résultats ont dépassé mes attentes. Pour simple exemple, l’utilisation est environ 20 fois plus rapide pour notre environnement que pour la solution marché. Ces résultats ont été également un élément clé, puisque c’est ce qui a permis de rassurer le client sur le travail effectué.
Après cela, la dernière étape du projet a donc été d’intégrer la solution développée à la place de la solution marché, dans l’environnement de vérification global du client.
Bilan
Au cours de ce stage de fin d’études de 6 mois, j’ai eu l’opportunité de mettre en pratique mes connaissances théoriques sur les systèmes embarqués, acquises lors des 3 dernières années de formation à Grenoble INP Phelma.
J’ai également pu m’améliorer énormément, notamment sur la méthode UVM, et le monde de la vérification en général.
Je me suis confrontée aux différents problèmes que l’on peut rencontrer lorsque l’on développe une IP destinée à être utilisée différemment par plusieurs personnes.
Sur le plan personnel, ce stage m’a apporté plusieurs choses : des connaissances techniques et de gestion de projet évidemment, mais aussi et surtout, j’ai appris à persévérer, à remettre en question mon travail, à accepter de tout changer ou parfois à renoncer à une idée, dans l’unique but d’avoir le meilleur rendu possible.
Finalement, j’ai appris les bases du métier d’ingénieur vérification, dans lequel je suis heureuse de faire mes premiers pas en CDI chez ELSYS Design.
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