Ingénieur vérification
Découvrez le métier d’ingénieur vérification : missions, formation, compétences, salaire,…
ELSYS Design recrute des ingénieurs vérification ! Retrouvez les offres sur notre site emploi.
Si aucune offre n’est disponible au moment où vous consultez les annonces, n’hésitez pas à déposer une candidature spontanée.
A noter qu’il existe également des ingénieurs vérification UVM, spécialisés dans la méthodologie UVM.
Vous êtes à la recherche d’une société spécialisée pour vous accompagner dans la réalisation de votre projet ? N’hésitez pas à nous contacter.
Nous couvrons tous les métiers des systèmes embarqués, avec un savoir-faire reconnu en vérification d’architectures digitales et à signaux mixtes.
Sommaire :
Missions
L’ingénieur vérification intervient avant la phase de production d’un FPGA, d’un ASIC ou d’un SoC. Il travaille en lien avec les équipes de conception (ingénieurs FPGA, ingénieurs microélectronique, etc.) afin de vérifier leurs designs (IP, sous-système et système).
La vérification peut être réalisée à différents niveaux d’abstraction.
Vérification unitaire de blocs RTL
La vérification peut être réalisée au niveau des blocs RTL. On vérifie alors toutes les fonctionnalités d’une IP par l’intermédiaire de simulations.
Vérification au niveau sous-système
La vérification peut également être réalisée au niveau des sous-systèmes comprenant plusieurs IP. On vérifie alors les fonctionnalités de ces dernières ainsi que leur intégration dans le sous-système.
Vérification top level
Une fois le design RTL vérifié au niveau unitaire, on l’intègre au niveau du top level.
A noter que ces vérifications unitaires, sous système ou top level se font :
- Avec des tests déterministes où l’on compare avec des références (ex : golden reference C ou VHDL) qui permettent de savoir si le test réussit ou échoue (PASS or FAIL).
- Par injection de vecteurs aléatoires permettant de couvrir un maximum de cas. Par exemple, on utilise la méthodologie avancée SystemVerilog (UVM) avec du random, des contraintes, de la couverture fonctionnelle, …
Vérification formelle
La vérification formelle consiste à tester le fonctionnement du circuit intégré au niveau mathématique modélisé (par exemple en utilisant l’outil FormalPro) ; il n’y a pas de simulation associée.
Ainsi, pour tous ou certains de ces niveaux d’abstraction, l’ingénieur vérification est amené à définir des plans de tests et les points de couverture, mettre en place les environnements de tests (injecteurs et checkers), écrire les tests, les lancer et analyser les résultats.
Cette dernière phase d’analyse est critique. Il faut en effet définir les critères permettant de juger un design conforme à la spécification, ou, si ce n’est pas le cas, de pouvoir estimer les risques associés en cas d’utilisation.
Ces rapports d’analyse sont faits idéalement de manière automatisée (utilisation de scripts TCL, Perl, etc.).
Enfin, une fois les problèmes connus et décrits, les ingénieurs vérification peuvent aider le concepteur à les résoudre en faisant du « reverse engineering ». Néanmoins, ces tâches sont réservées aux ingénieurs expérimentés possédant également de l’expérience en conception de circuits intégrés.
Quelle différence entre vérification et validation ?
Comme expliqué un peu plus tôt, la vérification intervient avant la phase de production d’un circuit intégré, tandis que la validation intervient après.
L’ingénieur vérification expérimenté peut être amené à aider ses collègues ingénieurs validation, par exemple en tentant de reproduire au niveau du code RTL les problèmes rencontrés.
Devenir Ingénieur Vérification
Pour devenir ingénieur vérification, il faut être de formation type ingénieur BAC +5 en électronique numérique, et idéalement justifier d’au moins d’une première expérience significative dans la vérification d’ASIC ou de FPGA.
Avoir un passé d’ingénieur microélectronique ou FPGA n’est pas un prérequis, même s’il constitue un plus : il offre une meilleure compréhension de l’IP, du sous-système ou système, et facilite donc la résolution des problèmes découverts.
Compétences Ingénieur Vérification
On attend d’un ingénieur vérification qu’il possède :
- Des compétences en vérification ASIC / FPGA (Test dirigé ou SystemVerilog / UVM)
- Des connaissances de base en techniques de design Verilog ou VHDL
- Une bonne maîtrise du flow Simulation
- De bonnes bases en scripting Python, Perl, Bash…
- Un bon niveau en anglais, à l’écrit et à l’oral
Humainement, il faut être rigoureux, avoir un bon esprit d’analyse, aimer travailler en équipe et savoir faire preuve de diplomatie, notamment au moment de remonter les bugs rencontrés.
Salaire Ingénieur Vérification
Le salaire dépend de sa formation, son expérience, sa spécialité, ou encore la région où il travaille.
Emploi Ingénieur Vérification
ELSYS Design recrute des ingénieurs vérification, principalement pour ses implantations de Nice Sophia Antipolis, Grenoble, Paris, Aix-en-Provence et Toulouse. Vous pouvez consulter les offres sur notre site emploi.
Si aucune offre n’est en ligne au moment de votre consultation, n’hésitez pas à déposer une candidature spontanée, elle sera systématiquement étudiée.