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Ingénieur Vérification UVM : Fiche Métier

Ingénieur Vérification UVM

Découvrez le métier d’ ingénieur vérification UVM : tâches, formation, compétences, salaire et offres d’emploi chez ELSYS Design. Si aucune offre n’est disponible au moment où vous consultez les annonces, n’hésitez pas à déposer une candidature spontanée.

Sommaire :

UVM Universal Verification Methodology

La méthode UVM (Universal Verication Methodology / Méthode de Vérification Universelle) est une méthodologie normalisée pour la vérification des conceptions de circuits intégrés, ASIC et SoC.

Elle est dérivée en grande partie de l'OVM (Open Verification Methodology).

La bibliothèque de classes UVM apporte des briques d'automatisation au langage SystemVerilog, comme les séquences et les fonctions d'automatisation de données.

La méthode UVM a été développée par l’Accellera Systems Initiative, avec le soutien de plusieurs sociétés dont Cadence, Mentor Graphics et Synopsys.

Métier

L’ingénieur vérification UVM intervient dans le cadre de projets de conception de FPGA, System-on-Chip, circuit intégré ou ASIC.

Ses principales missions consistent à :

  • Analyser la spécification afin de prendre connaissance du système
  • Développer le plan de vérification / la stratégie de test. Cela peut par exemple prendre la forme d’un tableau listant le numéro du test, son intitulé, le nom de la fonction couverte, sa description, s’il s’agit d’un test unitaire ou destiné à valider l’environnement système etc.
  • Valider le plan de vérification avec le chef d’équipe et / ou le concepteur
  • Mettre en place un environnement de vérification UVM
  • Développer des tests benchs en SystemVerilog
  • Ecrire des scripts destinés à automatiser les procédures de test
  • Réaliser régulièrement des tests de non-régression
  • Analyser les résultats et rédiger les rapports de test. Les informations sont alors transmises au concepteur pour qu’il puisse corriger les bugs.

Les projets ont souvent une dimension internationale, avec des ingénieurs répartis en Europe, aux Etats-Unis et en Asie.

Devenir Ingénieur Vérification UVM

Pour devenir ingénieur vérification UVM, il faut être de formation type ingénieur BAC +5 en électronique numérique, et idéalement justifier au moins d’une première expérience significative dans la vérification d'ASIC ou de FPGA.

Compétences Ingénieur Vérification UVM

Les compétences d’un ingénieur vérification UVM généralement recherchées sont :

  • Conception en VHDL / Verilog
  • Pratique du SystemVerilog
  • Maîtrise du flow Simulation / Synthèse / Routage
  • Expérience pratique de la méthodologie UVM
  • Maîtrise du scripting Python, Perl, Bash…
  • Pratique de la gestion de configuration (Git, SVN, ClearCase)
  • Anglais écrit et oral

Humainement, il faut être rigoureux et avoir un bon esprit d’analyse ; il faut idéalement posséder une vision système qui permet de prendre en main des designs complexes.

Enfin, il faut aimer travailler en équipe et être un bon communiquant.

Salaire Ingénieur Vérification UVM

Un ingénieur vérification, en début de carrière, touche en général un salaire compris entre 33K€ et 36K€.

Emploi Ingénieur Vérification UVM

ELSYS Design recrute pour ses implantations de Paris, Rennes, Nantes, Grenoble, Lyon, Sophia Antipolis, Aix-en-Provence et Toulouse. Vous pouvez consulter les offres sur notre site emploi.

Si aucune offre n’est en ligne au moment de votre consultation, n’hésitez pas à déposer une candidature spontanée, elle sera systématiquement étudiée.